thinpad_top.xpr

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<!-- Product Version: Vivado v2019.2 (64-bit)              -->
<!--                                                         -->
<!-- Copyright 1986-2019 Xilinx, Inc. All Rights Reserved.   -->

<Project Version="7" Minor="44" Path="E:/nscscc2020/yamp32/thinpad_top.xpr">
  <DefaultLaunch Dir="$PRUNDIR"/>
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    <Option Name="CompiledLibDirXSim" Val=""/>
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    <Option Name="CompiledLibDirQuesta" Val="$PCACHEDIR/compile_simlib/questa"/>
    <Option Name="CompiledLibDirIES" Val="$PCACHEDIR/compile_simlib/ies"/>
    <Option Name="CompiledLibDirXcelium" Val="$PCACHEDIR/compile_simlib/xcelium"/>
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    <Option Name="CompiledLibDirActivehdl" Val="$PCACHEDIR/compile_simlib/activehdl"/>
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  <FileSets Version="1" Minor="31">
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      <File Path="$PSRCDIR/sources_1/new/fake_uart.v">
        <FileInfo>
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      <Config>
        <Option Name="TargetConstrsFile" Val="$PSRCDIR/constrs_1/new/thinpad_top.xdc"/>
        <Option Name="ConstrsType" Val="XDC"/>
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    <FileSet Name="sim_1" Type="SimulationSrcs" RelSrcDir="$PSRCDIR/sim_1">
      <Filter Type="Srcs"/>
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      <File Path="$PSRCDIR/sim_1/new/include/CUIcommandData.h">
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      <File Path="$PSRCDIR/sim_1/new/include/UserData.h">
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      <File Path="$PSRCDIR/sim_1/new/include/BankLib.h">
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      <File Path="$PSRCDIR/sim_1/new/include/TimingData.h">
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      <File Path="$PSRCDIR/sim_1/new/28F640P30.v">
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      <File Path="$PSRCDIR/sim_1/new/clock.v">
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      </File>
      <File Path="$PSRCDIR/sim_1/new/sram_model.v">
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      </File>
      <File Path="$PSRCDIR/sim_1/new/tb.sv">
        <FileInfo>
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      <File Path="$PSRCDIR/sim_1/new/cpld_model.v">
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      <File Path="$PSRCDIR/sim_1/new/flag_sync_cpld.v">
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      <File Path="$PSRCDIR/sim_1/imports/CFImemory64Mb_top.mem">
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      </File>
      <File Path="$PSRCDIR/sim_1/imports/CFImemory64Mb_bottom.mem">
        <FileInfo>
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      <File Path="$PPRDIR/../mainline/tb_behav.wcfg">
        <FileInfo>
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        </FileInfo>
      </File>
      <Config>
        <Option Name="DesignMode" Val="RTL"/>
        <Option Name="TopModule" Val="tb"/>
        <Option Name="TopLib" Val="xil_defaultlib"/>
        <Option Name="TransportPathDelay" Val="0"/>
        <Option Name="TransportIntDelay" Val="0"/>
        <Option Name="SelectedSimModel" Val="rtl"/>
        <Option Name="SrcSet" Val="sources_1"/>
        <Option Name="XSimWcfgFile" Val="$PPRDIR/../mainline/tb_behav.wcfg"/>
      </Config>
    </FileSet>
    <FileSet Name="utils_1" Type="Utils" RelSrcDir="$PSRCDIR/utils_1">
      <Filter Type="Utils"/>
      <Config>
        <Option Name="TopAutoSet" Val="TRUE"/>
      </Config>
    </FileSet>
    <FileSet Name="fifo_uart_queue" Type="BlockSrcs" RelSrcDir="$PSRCDIR/fifo_uart_queue">
      <File Path="$PSRCDIR/sources_1/ip/fifo_uart_queue/fifo_uart_queue.xci">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
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          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <Config>
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        <Option Name="UseBlackboxStub" Val="1"/>
      </Config>
    </FileSet>
    <FileSet Name="blk_mem_icache" Type="BlockSrcs" RelSrcDir="$PSRCDIR/blk_mem_icache">
      <File Path="$PSRCDIR/sources_1/ip/blk_mem_icache/blk_mem_icache.xci">
        <FileInfo>
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      </File>
      <Config>
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        <Option Name="UseBlackboxStub" Val="1"/>
      </Config>
    </FileSet>
    <FileSet Name="blk_mem_regfile" Type="BlockSrcs" RelSrcDir="$PSRCDIR/blk_mem_regfile">
      <File Path="$PSRCDIR/sources_1/ip/blk_mem_regfile/blk_mem_regfile.xci">
        <FileInfo>
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      </File>
      <Config>
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      </Config>
    </FileSet>
  </FileSets>
  <Simulators>
    <Simulator Name="XSim">
      <Option Name="Description" Val="Vivado Simulator"/>
      <Option Name="CompiledLib" Val="0"/>
    </Simulator>
    <Simulator Name="ModelSim">
      <Option Name="Description" Val="ModelSim Simulator"/>
    </Simulator>
    <Simulator Name="Questa">
      <Option Name="Description" Val="Questa Advanced Simulator"/>
    </Simulator>
    <Simulator Name="Riviera">
      <Option Name="Description" Val="Riviera-PRO Simulator"/>
    </Simulator>
    <Simulator Name="ActiveHDL">
      <Option Name="Description" Val="Active-HDL Simulator"/>
    </Simulator>
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    <Run Id="blk_mem_regfile_impl_1" Type="Ft2:EntireDesign" Part="xc7a200tfbg676-2" ConstrsSet="blk_mem_regfile" Description="Default settings for Implementation." AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" SynthRun="blk_mem_regfile_synth_1" IncludeInArchive="false" GenFullBitstream="true">
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